能增益增强运放高速的折叠共源共栅运算放大器设计

能增益增强运放高速的折叠共源共栅运算放大器设计

1 运放的设计和优化

1．1 运放的结构选择

1．2 建立时间分析及优化

采用共源共栅结构的增益增强技术提高了直流增益，却没有显著影响高频性能，然而由于零级点对的存在，影响了运放的瞬态建立特性。下面主要分析运放建立特性，来优化建立时间。

首先，应考察辅助运放引起偶对的原因。在忽略寄生电容作用的条件下，单极点性质的增强型运算跨导放大器（GBCA）增益传递函数为式（1），若辅助运放采用式（2）的单极点模型近似，a0》1，得到式（3），代入ωau=a0ωa1的条件，在ω》ωa1的频率范围下，开环增益为式（4），由内部反馈环路形成的一对偶对分别为ωdz=ωau，ωdp=ωau+ω1。以偶对中数值较小的零点ωdz为参照，偶对的分离系数α为

阶跃响应可通过拉氏反变换得到：

1）设计主运放。增益带宽积由建立时间要求确定，相位裕度高于70度；

2）找出主运放的共源共栅（cascode）管的栅电容，作为辅助运放的负载电容；

3）设计辅助运放。增益带宽积（GBW）略大于主运放的GBW，相位裕度高于80度。

1．3 共模反馈与偏置

共模反馈电路是全差分运放的一个不可或缺的部分。本文的主运放选用动态开关电容共模反馈，如图2所示。选用这种结构的原因，一方面是这种共模反馈电路可节省功耗；另一方面是其共模电压取样电路不会限制运放的输出摆幅。尽管其具有上述优点，但它不适合两个辅助运放。因为两个辅助运放的输出负载是主运放中共源共栅管的栅电容，它们都较小。若采用开关电容共模反馈，共模反馈电路的电容势必更小，致使开关的电荷注入效应影响到电路的精度。此外，两个辅助运放也是全差分的，也需要共模反馈。由于辅助运放不需要大的输出摆幅，而且辅助运放nbooster和pbooster是接成跟随器的形式，所以稳定了输入共模也就稳定了输出共模。

按照12位100MHz采样频率流水线A／D转换器的采样保持电路的指标来设计这个运算放大器。对动态误差和静态误差所各自需要的增益和单位增益带宽进行了折衷，将0．002％分配给静态误差，余下的0．008％给动态误差。电路采用中芯国际（SMIC）0．18 μm混合信号CMOS工艺设计，1．8V电压供电。具体设计指标为：开环增益：102dB：建立时间：4．3ns；精度：0．01％；单位增益带宽：1．27GHz。频率响应的曲线如图4所示。

对运算放大器一些重要的性能参数在TT下仿真，结果的归纳见表1。

对阶跃输入响应的仿真在如图5所示的闭环中进行。从运算放大器的输入端引入一个±1V的大阶跃信号，对应的建立时间曲线如图6所示，表明所设计的电路能够在4．3ns内达到终态0．01％的精度。

3 结论

本文提出了一种可用于增益增强运放高速设计的优化方法，并采用SMIC 0．18 μm混合信号CMOS工艺设计，实现了一个单级全差分增益增强的折叠共源共栅运算放大器。详细分析并克服了零极点对可能引起的慢动态性能。仿真结果表明，此运算放大器能够满足高性能流水线A／D转换器设计的要求。